Doprava zdarma se Zásilkovnou nad 1 299 Kč
PPL Parcel Shop 54 Balík do ruky 74 Balíkovna 49 GLS 54 Kurýr GLS 64 Zásilkovna 44 PPL 99

Design of High-Performance CMOS Voltage-Controlled Oscillators

Jazyk AngličtinaAngličtina
Kniha Pevná
Kniha Design of High-Performance CMOS Voltage-Controlled Oscillators Liang Dai
Libristo kód: 01417853
Nakladatelství Springer, Berlin, listopadu 2001
Design of High-Performance CMOS Voltage-Controlled Oscillators presents a phase noise modeling frame... Celý popis
? points 467 b
4 673
Skladem u dodavatele v malém množství Odesíláme za 10-15 dnů

30 dní na vrácení zboží


Mohlo by vás také zajímat


TOP
LA VECINA DE AL LADO+CD Dolores Villa Vazquez / Brožovaná
common.buy 218
Charge of the Light Brigade Mark Connelly / Brožovaná
common.buy 781
Phloem Gary A. Thompson / Pevná
common.buy 6 159
Man of Many Minds E Everett Evans / Pevná
common.buy 769
Prokaryotes Edward F. DeLong / Pevná
common.buy 13 560
Devil Colony James Rollins / Brožovaná
common.buy 228
90 Minuten Sudamerika Mark Scheppert / Brožovaná
common.buy 505
Agent 327 - Ein Ball für Zwei! Martin Lodewijk / Pevná
common.buy 305
Genderlinguistik Susanne Günthner / Pevná
common.buy 4 137
Il giorno prima della felicita Erri De Luca / Brožovaná
common.buy 299
Sport Brands Patrick Bouchet / Brožovaná
common.buy 1 898
Hack and Whack Francesca Simon k / Brožovaná
common.buy 209
EDUCAR, PER A QUÈ? JOAN BAUDES / Brožovaná
common.buy 368

Design of High-Performance CMOS Voltage-Controlled Oscillators presents a phase noise modeling framework for CMOS ring oscillators. The analysis considers both linear and nonlinear operation. It indicates that fast rail-to-rail switching has to be achieved to minimize phase noise. Additionally, in conventional design the flicker noise in the bias circuit can potentially dominate the phase noise at low offset frequencies. Therefore, for narrow bandwidth PLLs, noise up conversion for the bias circuits should be minimized. We define the effective Q factor (Qeff) for ring oscillators and predict its increase for CMOS processes with smaller feature sizes. Our phase noise analysis is validated via simulation and measurement results.The digital switching noise coupled through the power supply and substrate is usually the dominant source of clock jitter. Improving the supply and substrate noise immunity of a PLL is a challenging job in hostile environments such as a microprocessor chip where millions of digital gates are present.

Darujte tuto knihu ještě dnes
Je to snadné
1 Přidejte knihu do košíku a zvolte doručit jako dárek 2 Obratem vám zašleme poukaz 3 Kniha dorazí na adresu obdarovaného

Přihlášení

Přihlaste se ke svému účtu. Ještě nemáte Libristo účet? Vytvořte si ho nyní!

 
povinné
povinné

Nemáte účet? Získejte výhody Libristo účtu!

Díky Libristo účtu budete mít vše pod kontrolou.

Vytvořit Libristo účet